JEDEC进化的方法拘泥的理由的1个，互换设计是容易。象芯片组和CPU实现的主人方面的DRAM接口，不仅仅是新DRAM规格，以前的DRAM规格也容易支持。如果互换设计难，制作芯片组和CPU的一侧的风险就大了。要新DRAM以外不能使用的设计的话，新DRAM就无法普及，对应的CPU和芯片组也不能普及。

　　可是，这样的进化的方法，也成为DRAM接口的高速化的枷锁。如果导入革新性的技术，高速化DRAM接口。每Rambus开发的DRAM的针传输速率，经常超过JEDEC的mainstreamDRAM。可是，JEDEC，至少关于"以mainstream存储器为目标制定的DRAM"，将在2010年以后继续研究进化的方法。

DDR3被单通道双接口代替

　　为了JEDEC从开始设计到样品花费了3年，连进入市场用上4～5年，DDR4已经进入着规格化的工作。

　　为使实际用户在必要的时候能得到新的存储器，我们预先从约4～5年前开始进行着工作。作为JEDEC，预测7年后的将来的市场开始着规格化

　　为了新DRAM规格的开发花费时间，JEDEC必须预料7年后的市场需求制定规格。可是，7年的长期的预测，偶尔也会和实际的市场的背离。Gervasi先生说明DDR3就是这样的情况。

　　能建立7年的长期预测的企业不多吧。JEDEC有时候也会犯错误。开始了DDR3规格化的时刻，我们为了达成目标的完美性，在1通道里(上)只留了一个接口。

　　可是，不幸的是，3年后OEM制造厂突然注意到这样说出了的为什么，那我们丢失1缝儿这样的意义吗?如何增设存储器?希望改编系统预测。并且，关于1通道不仅仅要2接口的要求，希望为了更大系统的存储容量，每接口要最大4排位(rank)。

　　JEDEC2003年，最初对外明确了DDR3概要的时候，1通道在1接口，每缝儿是2排位的计划。是所谓“点对点”的方法。能由于1个限定的事，压倒由于来自巴士的stub(分歧)的反射的信号的质量的退化缝儿。当初的说明，对为此，DDR3传输速率，被认为需要削减接口数。

　　可是，以2年后的2005年5月的COMPUTEX的时候VIA Technologies召开了的“VIA Technology Forum 2005”，JEDEC说明了“对DDR3的新的要求，成为了升级到2缝儿。

　　当然，那个违反的主要原因的1个，x86系CPU的64-bit扩张不用说。系统制造厂即使认为好不容易CPU建筑上的存储器扩张的规定松缓的时候，在DRAM方面系统的存储器装载量和升级性被制约是问题也没有得到解决。

　　根据DDR3这个变更，最受到影响，是存储模块。Gervasi先生认为，对此，桌面PC有Registered DIMM深入的可能性，说明服务器FB-DIMM缩小。下次继续报道这样的存储模块的动向。