CMOS同时进化

　　130nm可以说是一个分水岭，因为在130nm工艺时传统的CMOS理论已经无法向以前一样发挥作用了，晶体管小型化已经成为迫在眉睫的需要。要求有同样的缩小率以保证氧化薄膜厚度更薄(Oxide Thickness:Tox)，同时驱动电压Vdd也要降低，这也就成为CMOS发展的方向。

　　当然在130nm后，实际的驱动电压Vdd是降低的，而Tox也变的更薄。但氧化薄膜的厚度却无法更加薄，这样也就限制了工作电压无法降低。换言之，晶体管高速发展的同时，热消耗功率却更加低了，但晶体管漏电也开始增加。总的来说，第二代COMS的迫切要求在于以下几点。

　　▲CPU很难实现更高主频

　　▲CPU低功率变的困难

　　▲CPU装载更多功能的话热消耗功率惊人

　　▲CPU成本受限

　　而新一代CMOS的优势就是在更小尺寸的同时成本也得到了控制，当然也更轻薄。

　　在过去的90nm和65nm两代中，上面的问题表现的更加严重，CMOS并不像CPU一样逐步进化，而是进入了停滞状态，这样两者间的矛盾也就更加激烈，CPU不停进化的同时，内核数和效率都逐步提高，可以用简单的图表来表明这一过程。

　　之前

　　产品进化→单核心CPU→单线程应用软件以提高CMOS的工作效率→CPU内核

　　现在

　　CMOS进化→CPU内核数增加→多线程CPU支持→应用软件多线程支持

　　这样就和清晰的表明了CPU和多核心以及软件多线程的关系，其中CMOS的起到了决定因素。

　　摩尔先生用原子和光解释

　　关于CMOS对CPU发展的限制这一问题，作为摩尔法则的发起人Intel的Gordon E. Moore先生在Intel Developer Forum(IDF)2007 傻上给出了相关解释，摩尔先生说光的速度和原子的性质造成了微电子的根本限制。

　　在发现High-k材质之前，晶体管的闸构造和绝缘薄膜的厚度以及达到了5个原子的极限，而进一步和难达到1个原子的厚度，即便是小于5个原子也是很难达到的事。

　　而闸绝缘门的厚度在90nm时代就停滞在5个原子为止，在这个基础上很难达到更薄。如果更薄的话就难以控制泄露电流等情况的发生了，这样的极限厚度也可以根据隧道效应的电子来穿透，在人类可以察觉的宏观世界里，可以用杯子里的水溢出来理解。可是在微粒子世界中，电子等粒子是可以穿透墙壁的。

　　IBM的Bernard Meyerson(Bernard maiyason)先生也做出了类似的解释，在2006年的ISSCC(IEEE International Solid-State Circuits Conference)和Hotchips上也进行了更详细的说明。

　　根据他的介绍，闸绝缘膜在5-6个原子厚度的情况下，很容易有1个原子的偏差在膜的表面发生，由于膜的两侧上和下共计2个原子，这样最大就达到了33%的偏差，这样偏差的部分其泄露电流和其他部分比较的话就要增高10-100倍。

　　综合以上内容可以看出，对于CPU发展起到决定因素的CMOS，在技术革新的时候很大程度上依赖于新的材质和新的工艺。